24.3. L'accès direct à la mémoire - -DMA : Qu'est-ce que c'est et comment ça marche

24.3.1. Un exemple de transfert DMA

Voici un exemple des étapes successives qui provoquent et effectuent un transfert DMA. Dans cet exemple, le contrôleur du lecteur de disquette - floppy disk controller (FDC) - vient de lire un octet sur la disquette et demande au DMA de le ranger à l'adresse mémoire 0x00123456. Le processus commence quand le FDC active le signal DRQ2 (la ligne DRQ pour le canal DMA numéro 2) pour prévenir le contrôleur DMA.

Le contrôleur DMA s'aperçoit que le signal DRQ2 est positionné et s'assure que le canal DMA 2 est programmé et non-masqué (activé). Le contrôleur DMA s'assure aussi qu'aucun autre canal DMA n'est actif ou ne demande à l'être et possède une plus haute priorité. Ces vérifications faites, le DMA demande au processeur de libérer le bus pour pouvoir l'utiliser. Il le fait en activant le signal HRQ, envoyé au processeur.

Le CPU détecte le signal HRQ et termine l'exécution de l'instruction en cours. Dès que le processeur est en mesure de libérer le bus, il le fait. Tous les signaux normalement générés par le processeur (-MEMR, -MEMW, -IOR, -IOW et quelques autres) sont positionnés dans un état intermédiaire (ni haut, ni bas), puis le CPU positionne le signal HDLA qui prévient le contrôleur DMA qu'il a maintenant le contrôle du bus.

Selon le processeur, le CPU peut encore être capable d'exécuter quelques instructions supplémentaires bien qu'il n'ait plus accès au bus, mais il peut aussi devoir attendre lorsqu'il arrive sur une instruction qui doit lire une donnée en mémoire et que celle-ci ne se trouve pas dans le cache interne du processeur ou dans son canal - ``pipeline''.

Maintenant que le DMA ``a la main'', il active ses signaux de sortie -MEMR, -MEMW, -IOR, -IOW, et fixe l'adresse de sortie du DMA en 0x3456, adresse qui sera utilisée pour diriger l'octet qui va être transféré vers une adresse mémoire donnée.

Le DMA avertit ensuite le périphérique qui a demandé le transfert que celui-ci commence, en positionnant le signal -DACK, ou, dans le cas du contrôleur de disquette, le signal -DACK2.

C'est maintenant au contrôleur de disquette de placer l'octet à transférer sur les lignes de données du bus. A moins qu'il ne faille plus de temps au contrôleur de disquette pour placer l'octet de donnée sur le bus (et dans ce cas, il prévient le DMA via le signal READY), le DMA attend un cycle de son horloge, puis désactive les signaux -MEMW et -IOR, de façon à ce que la mémoire bascule et stocke l'octet qui se trouve sur le bus, et que le contrôleur de disquette sache que l'octet a été transféré.

Comme le DMA ne transfère qu'un seul octet à la fois et par cycle, le FDC désactive maintenant le signal DRQ2, de sorte que le DMA sache que l'on n'a plus besoin de ses services. Le DMA désactive alors le signal -DACK2, pour avertir le FDC de ne plus mettre de donnée sur le bus.

Le DMA regarde alors si les autres canaux DMA ont des opérations à effectuer. Si aucun des canaux n'a sa ligne DRQ active, le travail du contrôleur DMA est terminé et il positionne ses signaux -MEMR, -MEMW, -IOR, -IOW et d'adresse dans un état intermédiaire.

Pour finir, le DMA désactive le signal HRQ. Le CPU s'en aperçoit et désactive le signal HOLDA puis active ses signaux -MEMR, -MEMW, -IOR, -IOW et d'adresse et enfin reprend l'exécution des instructions et ses accès à la mémoire et aux périphériques.

Pour un secteur de disquette typique, le processus ci-dessus est répété 512 fois, une fois pour chaque octet. Chaque fois qu'un octet est transféré, le registre d'adresse du DMA est incrémenté et le compteur du DMA qui indique combien d'octets ont été transférés, décrémenté.

Quand le compteur arrive à zéro, le DMA positionne le signal EOP, qui indique que son compteur est nul et qu'aucune autre donnée ne sera transférée tant que le contrôleur DMA n'aura pas été reprogrammé par le CPU. Cet événement est aussi appelé ``fin de décompte'' - Terminal Count (TC). Il n'y a qu'un seul signal EOP, et comme il ne peut y avoir qu'un seul canal DMA actif à un moment donné, c'est nécessairement le canal DMA actuellement actif qui vient de terminer sa tâche.

Si un périphérique veut générer une interruption à la fin du transfert d'un tampon, il peut tester si les signaux -DACKn et EOP sont simultanément actifs. Quand cela se produit, c'est que le DMA ne transférera plus d'autre donnée pour ce périphérique sans intervention du CPU. Le périphérique peut alors positionner un de ses signaux d'interruption pour avertir le CPU. Dans l'architecture PC, le circuit DMA lui-même ne peut pas générer d'interruption. Le périphérique et l'électronique associée sont responsables de la génération de toutes les interruptions qui peuvent intervenir. Il est en conséquence impossible d'avoir des périphériques qui utilisent le DMA mais n'emploient pas d'interruptions.

Il est important de comprendre que bien que le CPU laisse toujours l'accès au bus au DMA quand le DMA effectue sa demande, cette action est transparente pour les applications et pour le système d'exploitation, hormis pour le petit temps supplémentaire que met le processeur agrave; exécuter des instructions quand le DMA est actif. En conséquence, le processeur doit interroger les périphériques, les registres du DMA ou recevoir une interruption du périphérique pour être sûr qu'un transfert DMA est terminé.

24.3.2. Les registres de page DMA et la limite d'adressage de 16Mo

Vous avez peut-être déjà remarqué qu'au lieu de prendre pour adresse la valeur 0x00123456, le DMA utilise la valeur 0x3456. Cela mérite quelques explications.

Quand l'IBM PC d'origine a été conçu, IBM a choisi d'utiliser à la fois des circuits contrôleur DMA et contrôleur d'interruptions prévus pour le 8085, un processeur 8-bits avec un espace adressable sur 16 bits (64Ko). Comme l'IBM PC supportait plus de 64Ko de mémoire, il fallait trouver le moyen de permettre au DMA de lire ou d'écrire à des emplacements mémoire au-delà de la limite de 64Ko. Pour résoudre le problème, IBM a ajouté un registre externe pour chaque canal DMA qui reçoit les bits de poids fort de l'adresse où lire ou écrire. Chaque fois qu'un canal DMA est actif, le contenu de ce registre est écrit sur le bus d'adresse et y reste jusqu'à ce que l'opération DMA pour ce canal soit terminée. IBM a appelé ces registres ``registres de page''.

Dans notre exemple précédent donc, le DMA mettrait la partie 0x3456 de l'adresse sur le bus et le registre de page du canal DMA 2 mettrait la partie 0x0012xxxx sur le bus. Ensemble, ces deux valeurs constituent l'adresse mémoire complète de l'accès.

Comme le registre de page est indépendant du circuit DMA, la zone mémoire où lire ou écrire ne doit pas franchir la limite d'une plage de 64Ko. Par exemple, si le DMA accède à l'adresse 0xffff, après transfert, le DMA incrémente le registre d'adresse et accède à l'octet d'adresse suivante 0x0000 et non 0x10000. Ce n'est probablement pas le résultat attendu.

Pour compliquer encore les choses, les registres externes d'adresse DMA du PC/AT n'ont que 8 bits, ce qui nous donne 8+16=24 bits, ce qui signifie que le DMA ne peut adresser la mémoire qu'entre 0 et 16Mo. Sur les ordinateurs plus récents, qui permettent d'utiliser plus de 16Mo de mémoire, le DMA compatible PC standard ne peut adresser au-delà de 16Mo.

Pour contourner cette restriction, les systèmes d'exploitation réservent une zone de mémoire en dessous de 16Mo qui n'inclue pas une limite de plage de 64 Ko. Le DMA est alors programmé pour effectuer les transferts dans cette zone tampon. Une fois que ce transfert est terminé, le système d'exploitation copie alors les données à l'adresse où elles doivent effectivement être stockées.

Pour transférer des données d'une adresse au-delà de 16Mo vers un périphérique utilisant le DMA, les données doivent d'abord être copiées dans un tampon en dessous de 16Mo, et de là, le DMA peut les transférer au périphérique. Sous FreeBSD, ces tampons réservés sont appelés ``tampons à rebonds'' - Bounce Buffers. Dans le monde MS-DOS, ils sont parfois appelés ``tampons intelligents'' - Smart Buffers.

24.3.3. Modes opératoires et configurations du DMA

Le DMA 8237 peut opérer selon différents modes. Les principaux sont :

24.3.4. Programmation du DMA

Le canal DMA qui va être programmé doit toujours être ``masqué'' avant de le paramétrer. Cela parce que le matériel pourrait inopinément activer le signal DRQ pour ce canal avant que tous les paramètres n'aient été chargés ou mis à jour.

Une fois masqué, le processeur doit préciser le sens du transfert (de la mémoire vers le périphérique ou du périphérique vers la mémoire), le mode d'opération du DMA (Simple, Bloc, A la Demande, Cascade, etc.) qui sera utilisé pour le transfert et, pour finir, l'adresse et le volume de données à transférer. La quantité de données à indiquer est inférieure d'un octet à celle que vous voulez que le DMA transfère. Le LSB (octet bas) et le MSB (octet haut) de l'adresse et de la quantité sont écrites sur le même port d'entrée/sortie 8 bits, il y a donc un autre port sur lequel il faut écrire d'abord pour s'assurer que le DMA comprenne le premier octet comme le LSB et le second comme le MSB de la quantité et de l'adresse.

Enfin, il faut mettre à jour le registre de page, qui est externe au DMA et est accessible via un autre jeu de ports d'entrée/sortie.

Une fois que toutes ces valeurs sont définies, le canal DMA peut être démasqué. Le canal DMA en question est maintenant considéré ``armé'', et répondra quand la ligne DRQ correspondante sera activée.

Reportez-vous à un manuel documentant le matériel pour connaître les détails de la programmation du 8237. Vous aurez aussi besoin de la carte des ports d'entré/sortie des systèmes PC, qui donne les adresses des ports du DMA et du registre de page. Vous trouverez ci-dessous une table donnant une description complète de ces ports.

24.3.5. Ports DMA

Les contrôleurs DMA sont situés sur les mêmes ports d'entrée/sortie sur tous les systèmes de type IBM-PC et PC/AT. La table ci-dessous en donne la liste complète. Les ports affectés au deuxième contrôleur DMA ne sont pas définis sur les systèmes non-AT.